s3c2440-MPLL
时间：2009-08-05 来源：tancotq
启动过程:
1、上电几毫秒后，晶振输出稳定，FCLK=晶振频率，nRESET信号恢复高电平后，CPU开始执行指令。
2、我们可以在程序开头启动MPLL，在设置MPLL的几个寄存器后，需要等待一段时间(Lock Time)，MPLL的输出才稳定。在这段时间(Lock Time)内，FCLK停振，CPU停止工作。Lock Time的长短由寄存器LOCKTIME设定。
3、Lock Time之后，MPLL输出正常，CPU工作在新的FCLK下。
MPLLCON寄存器用于设置FCLK 与Fin的倍数. MDIV [19:12] 主分频器控制PDIV [9:4] 预分频器控制
SDIV [1:0] 后分频器控制 Mpll= (2 * m * Fin) / (p * 2 s)
m = M DIV(分频器M 的值) + 8， p = PDIV (分频器P 的值) + 2, s = SDIV CLKDIVN 控制寄存器: 设置FCLK,HCLK,PCLK 分频比, 由HDIVN,PDIVN 位确定. LOCKTIME: 锁定时间计数寄存器, 设置 "lock time " 长度.
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