cadence(6)原理图到PCB的整页摆放

时间：2010-10-14 来源：strongerII

如果已经在allegro中导入网表了，那么需这样：

（1）进入capture cis，然后在工程管理器中点中某页，edit---browse---parts，然后选中所有元件，编辑属性，新建属性PAGE 值为1。保存。同样，其他页也照做。

（2）然后重新生成网表。tools---create netlist---setup（找到.cfg文件的路径）---edit（在VOLTAGE=YES下面输入PAGE=YES即可），若要更新PCB板，则选中下面的create or update pcb board，把allow user defined peoperties选上。保存。

（3）进入allegro，重新导入网表（file---import---logic），下面勾选create user defined properties，然后place---quickplace---place by property/value，设置好，点place.

若还未导入allegro，则只需把原理图中改分别添加好新属性，重新生成网表（把.cfg中添加属性信息），在allegro中勾选允许用户自定义属性即可。

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