2.2.4 基本的二进制加法/减法器

2.2.4 基本的二进制加法/减法器

　　两个二进制数字Ai，Bi和一个进位输入Ci相加，产生一个和输出Si，以及一个进位输出Ci＋1。

表2.2中列出一位全加器进行加法运算的输入输出真值表。

表2.2 一位全加器真值表图

　　根据表2.2所示的真值表，三个输入端和两个输入端可按如下逻辑方程进行联系：

　　Si＝Ai⊕Bi⊕Ci

    Ci＋1＝AiBi＋BiCi＋CiAi        (2.23)

按此表达式组成的一位全加器示图2.2，求和部分Si由两个异或门组成，进位部分Ci+1由与非门组成。

图2.2　一位全加器(FA)单元

　　补码运算的二进制加法/减法器的逻辑结构图

由图看到，n个1位的全加器(FA)可级联成一个n位的行波进位加减器。M为方式控制输入线，当M＝0时，作加法(A＋B)运算；当M＝1时，作减法(A－B)运算，在后一种情况下，A－B运算转化成[A]

补

＋[－B]

补

运算，求补过程由B＋1来实现。因此，图中最右边的全加器的起始进位输入端被连接到功能方式线M上，作减法时M＝1，相当于在加法器的最低位上加1。另外，图中左边还表示出单符号位法的溢出检测逻辑；当C

n

＝C

n－1

时，运算无溢出；而当C

n

≠C

n－1

时，运算有溢出，经异或门产生溢出信号。

　　

　　对一位全加器(FA)来说，S

i

的时间延迟为6T(每级异或门延迟3T)，C

i＋1

的时间延迟为5T，其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。

　　

　　现在我们计算一个n位的行波进位加法器的时间延迟。假如采用图2.2(a)所示的一位全加器并考虑溢出检测，那么n位行波进位加法器的延迟时间t

a

为

　　

　　

ta＝n·2T＋9T＝(2n＋9)T        (2.22)

　　

　　9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间，2T为每级进位链的延迟时间。

　　

　　当不考虑溢出检测时，有

　　

　　

ta＝(n-1)·2T＋9T　　　　　　 　(2.23)

　　

　　t

a

意味着加法器的输入端输入加数和被加数后，在最坏情况下加法器输出端得到稳定的求和输出所需的最长时间。显然这个时间越小越好。注意，加数、被加数、进位与和数都是用电平来表示的，因此，所谓稳定的求和输出，就是指稳定的电平输出。